摘要： 韓國晶片新創 XCENA 在 2026 年 5 月 29 日對外證實:B 輪募資 1.35 億美元落袋,公司估值站上 5.7 億美元,累計募資總額同步達到 1.85 億美元。這家公司創立於 2022 年,三位創辦人清一色出身三星與 SK Hynix;他們押注的方向,恰好與當前主流敘事唱反調——AI 推論真正的瓶頸並非 GPU 算力,而是記憶體。
韓國晶片新創 XCENA 在 2026 年 5 月 29 日對外證實:B 輪募資 1.35 億美元落袋,公司估值站上 5.7 億美元,累計募資總額同步達到 1.85 億美元。這家公司創立於 2022 年,三位創辦人清一色出身三星與 SK Hynix;他們押注的方向,恰好與當前主流敘事唱反調——AI 推論真正的瓶頸並非 GPU 算力,而是記憶體。
這個判斷直指 LLM 服務成本裡最難熬的段落:KV cache 一旦裝不進 GPU 記憶體就得往外溢寫,再疊上資料在 CPU、GPU、DRAM 之間往返搬送所拖出的延遲。
記憶體為何成了瓶頸
KV cache 只要超出 GPU 板上記憶體容量,就必須溢寫到速度更慢的外部 DRAM,延遲隨之墊高;偏偏多數模型在每輪查詢結束後都會刷新 cache,重複計算於是一輪輪堆疊。XCENA 執行長 Jin Kim 講得很直白:「CPU 和 GPU 幾十年來都變聰明了,記憶體從來沒有。XCENA 想改變這件事。」他更點出「推論不只是算力問題,它越來越是記憶體擴展問題」。產業情勢也呼應這一點:五月,三星、SK Hynix 與美光的市值已首度各自站上一兆美元。
MX1:把運算挪到 DRAM 身旁
MX1 眼下仍是原型,設計主軸卻已定調:借助 CXL(Compute Express Link),把運算安置到 DRAM 旁,預處理、KV cache 管理與資料快取於是全部收進記憶體模組內處理。硬體由數千顆刻意做小的 RISC-V 核心,連同自研的記憶體階層、互連匯流排與 DRAM 控制器組成。SiliconANGLE 再補上幾個架構細節:單一裝置最多搭載 2TB DRAM;核心以四顆為一組、各配一份 L1 快取,再匯聚成共享記憶體池;KV cache 可跨請求重複使用;Apache Spark 這類分析負載同樣吃得到加速。按公司說法,過去需要十台伺服器才撐得起的工作,如今一台就能扛下;軟體端則備有移植 API、低階優化 API 與模擬工具。
B 輪資金 1.35 億美元與量產時刻表
本輪由首爾的 Atinum Investment 與 IMM Investment 聯手領投,Corstone Asia 加入參與,原有投資人 SBI Investment 與 Mirae Asset Capital 則繼續追投。新資金將投向新產品開發、市場推進,以及與超大規模業者的合作。時程壓力不輕:MX1 採三星 4 奈米製程,訂於 2026 年底量產、2027 年開出營收。團隊規模 90 多人,分駐韓國 Pangyo 與美國 Sunnyvale。
對手盤點:Astera Labs 與 Marvell
正面交鋒的對象,是兩家在那斯達克掛牌的公司:Astera Labs 與 Marvell。Kim 用架構畫出界線:依公開規格,Marvell 的同類方案「依賴少數通用核心」;XCENA 則選擇自研多核心 IP——「我們有數千顆核心」。鎖定的客群是每年投入數百億美元的超大規模業者,另外還有仍在初步洽談中的記憶體廠商。
推論成本可能出現的變化
三個觀察如下。其一,記憶體牆已躋身推論經濟學的頭號議題;CXL 生態一旦成熟,長 context 與代理式負載的成本結構勢必重寫。其二,KV cache 跨請求重用若能兌現,重複 prefill 的開銷會被直接砍除。其三,時程風險著實不小:從原型衝到年底量產、再趕出 2027 年營收,任何閃失都會讓對手有機可乘。開發者短期還不必更動架構,但不妨把「每美元記憶體頻寬」納入模型選型與成本試算表。